[传感技术]LMK04832-SP是符合 JESD204B 标准的空间级超低噪声时钟抖动清除器
产品详情描述：LMK04832-SP 是一款高性能时钟AD829AQ调节器，支持 JEDEC JESD204B，适用于空间应用。来自 PLL2 的 14 个时钟输出可配置为使用器件和 SYSREF 时钟驱动七个 JESD204B 转换器或其他逻辑器件。可以使用 DC 和 AC 耦合来提供 SYSREF。不限于 JESD204B 应用，14 个输出中的每一个都可以单独配置为传统时钟系统的高性能输出。LMK04832-SP 可配置为在双 PLL、单 PLL 或时钟分配模式下运行，带或不带 SYSREF 生成或时钟恢复。PLL2 可以与内部或外部 VCO 一起工作。高性能与功率和性能之间的平衡能力、双 VC
[传感技术]LMK04832-SEP是耐辐射、30 krad、超低噪声、3.2 GHz 15 输出 JESD204C 时钟抖动清除器
产品详情描述：LMK04832-SEP 是一款高性能时钟AD7898AR-10调节器，具有 JEDEC JESD204B/C 支持，适用于空间应用。来自 PLL2 的 14 个时钟输出可以配置为驱动七个 JESD204B/C 转换器或使用设备和 SYSREF 时钟的其他逻辑设备。可以使用 DC 和 AC 耦合提供 SYSREF。不限于 JESD204B/C 应用，14 个输出中的每一个都可以单独配置为传统时钟系统的高性能输出。该器件可配置为在双 PLL、单 PLL 或时钟分配模式下运行，带或不带 SYSREF 生成或时钟恢复。PLL2 可以与内部或外部 VCO 一起工作。高性能与在功率和性能之间权衡
[RF/微波]时钟抖动的影响
品慧电子讯：抖动和相位噪声是晶振的非常重要指标，本文主要从抖动和相位噪声定义及原理出发，阐述其在不同场景下对数字系统、高速串行接口、数据转换器和射频系统的影响。1. 抖动和相位噪声1.1. 抖动1.1.1. 抖动定义和分类ITU-T G.701对抖动的定义为：“抖动是指数字信号在短期内相对于理想位置发生的偏移重大影响的短时变化”。对于真实物理世界中的时钟源，比如晶振、DLL、PLL，它们的时钟输出周期都不可能是一个单点的固定值，而是随时间而变化的。即使是同一个时钟，此刻时钟周期的边沿与它下一个时钟周期的边沿都是会发生变化的。图
[传感技术]计算隔离式精密高速DAQ的采样时钟抖动的简单步骤
品慧电子讯出于鲁棒性、安全性、高共模电压考量，或为了消除可在测量中带来误差的接地环路，许多数据采集(DAQ)应用都需要隔离DAQ信号链路径。ADI的精密高速技术使系统设计人员能够在相同的设计中实现高交流和直流精度，无需牺牲直流精度来换取更高的采样速率。然而，为实现高交流性能，如信噪比(SNR)，系统设计人员必须考虑采样时钟信号或控制ADC中采样保持(S&H)开关的转换启动信号上的抖动所带来的误差。随着目标信号和采样速率的增加，控制采样保持开关的信号抖动会成为主要误差源。 当DAQ信号链被隔离之后，控制采样保持开关的信号
[电源管理]时钟抖动对高速ADC的性能会造成什么影响？
品慧电子讯对高速信号进行高分辨率的数字化处理需审慎选择时钟，才不至于使其影响模数转换器（ADC）的性能。借助本文，我们将使读者更好地理解时钟抖动问题及其对高速ADC性能的影响。对高速信号进行高分辨率的数字化处理需审慎选择时钟，才不至于使其影响模数转换器（ADC）的性能。借助本文，我们将使读者更好地理解时钟抖动问题及其对高速ADC性能的影响。我们将以凌力尔特（LTC）最新推出的高性能16位、160Msps的ADC LTC2209为例进行说明。LTC2209具有77.4dB的信噪比（SNR），100dB 基带无寄生动态范围（SFDR）。
[EMI/EMC]Why？How？一文为你深度分析时钟抖动！
品慧电子讯时钟接口阈值区间附近的抖动会破坏ADC的时序。例如，抖动会导致ADC在错误的时间采样，造成对模拟输入的误采样，并且降低器件的信噪比（SNR）。降低抖动有很多不同的方法，但是，在get降低抖动的方法前我们必须找到抖动的根本原因！时钟抖动，why？时钟抖动的根本原因就是时钟和ADC之间的电路噪声。随机抖动由随机噪声引起，主要随机噪声源包括● 热噪声(约翰逊或奈奎斯特噪声)，由载流子的布朗运动引起。● 散粒噪声，与流经势垒的直流电流有关，该势垒不连续平滑，由载流子的单独流动引起的电流脉冲所造成。● 闪烁噪
[电源管理]电源噪声和时钟抖动对高速DAC相位噪声的影响的分析及管理
品慧电子讯：在所有器件特性中，噪声可能是一个特别具有挑战性、难以掌握的设计课题。这些挑战常常导致一些道听途说的设计规则，并且开发中要反复试错。本文将解决相位噪声问题，目标是通过量化分析来阐明如何围绕高速数模转换器中的相位噪声贡献进行设计。本文旨在获得一种"一次成功"的设计方法，即设计不多不少，刚好满足相位噪声要求。从一块白板开始，首先将DAC视作一个模块。噪声可能来自内部，因为任何实际元器件都会产生某种噪声；也可能来自外部噪声源。外部噪声源可通过DAC的任何外部的任何外部任意连接，包括电源、时
[互连技术]4路(3路数据 + 1路时钟) LVDS串行器/解串器的延迟裕量测试
对于MAX9209/MAX9222等多通道输入的LVDS解串器，测量接收器的延迟裕量以判断它们的抖动容限是一种行之有效的方法。虽然一些文献给出了接收端的延迟定义，但还没有公认的测试方法。本文介绍了详细的延迟裕量的测试方法。本文提供的内容有助于理解4路SerDes器件数据资料中给出的延迟裕量的规格和定义。以下测试将给出测试中的各个步骤，测试使用了Maxim的MAX9209/MAX9222串行器/解串器(SerDes)，工作在直流均衡模式，连线是10米屏蔽双绞线。整个测试过程使用的是Tektronix的CSA8000采样示波器、Tektronix的P6248 FET的差分探头、PRBS随机码数
[电路保护]探讨时钟抖动和相位噪声的测量方法
示波器测量就是抖动测量的最终诠释。抖动测量最为直观的就是利用查看波形的变化趋势。抖动测量的结果是否准确，主要在于变化复杂程度。本文主要介绍的时钟抖动和相位噪声的测量方法。 时钟的特性可以用频率计测量频率的稳定度，用频谱仪测量相噪，用示波器测量TIE抖动、周期抖动、cycle-cycle抖动。但是时域测量方法和频域测量方法的原理分别是什么？ TIE抖动和相噪抖动之间的关系到底是怎么推导的呢？抖动是衡量时钟性能的重要指标，抖动一般定义为信号在某特定时刻相对于其理想位置的短期偏移。这个短期偏移在时域的表现形式为抖动（下文
[整流滤波]时钟抖动时域分析（二）
中心议题 滤波采样时钟测量 未滤波采样时钟试验 如何正确地估算数据转换器的SNR解决方案： 最佳的时钟解决方案引言本系列文章共三个部分，第 1 部分重点介绍了如何准确地估算某个时钟源的抖动，并将其与 ADC 的孔径抖动组合。在本文即第 2 部分中，这种组合抖动将用于计算 ADC 的信噪比 (SNR)，之后将其与实际测量情况进行比较。滤波采样时钟测量我们做了一个试验，目的是检查测得时钟相位噪声与提取自 ADC 测得 SNR 的时钟抖动的匹配程度。如图 11 所示，一个使用 Toyocom 491.52-MHz VCXO 的 TI CDCE72010 用于产生 122.88-
[生产测试]时钟抖动滤除器：美国国家半导体公司推出时钟抖动滤除器以降低噪声
产品特性： 最低的相位噪声 均方根抖动性能 提高系统的稳定性 降低整个物料清单（BOM）的成本应用范围： 无线和有线通信系统、测试和测量设备 医疗成像系统、软件无线电系统（SDR）和数字广播设备1、全新的抖动滤除器可提高系统性能并降低时钟电路的物料成本 美国国家半导体公司宣布推出一系列全新的时钟抖动滤除器，该系列产品拥有业界最低的相位噪声和均方根抖动性能：在12kHz与20MHz之间的均方根抖动只有111飞秒（fs）；若输出频率为184MHz，锁相环的宽带噪声基底则只有-162dBc/Hz。对于无线和有线通信系统、测试和
[生产测试]时域时钟抖动分析（一）
中心议题： 介绍如何准确地估算某个时钟源的抖动 该组合抖动将用于计算ADC的SRN 介绍时钟信号转换速率的优化解决方案： 确定采样时钟抖动 确定正确的整合下/下限 将该组合抖动将用于计算ADC的SRN与实际结果对比新型的高速 ADC 都具备高模拟输入带宽（约为最大采样频率的 3 到 6 倍），因此它们可以用于许多欠采样应用中。ADC 设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动
